• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一半導體裝置之一計數電路包括：複數個計數單元，其經組態以分別回應於複數個計數時脈而對計數碼之各別位元進行計數，且回應於一計數控制信號而控制一計數方向；一時脈雙態觸發控制單元，其經組態以回應於時脈控制信號而控制該複數個計數時脈當中進行雙態觸發之計數時脈的數目；及一計數操作控制單元，其經組態以比較目標碼之一值與該等計數碼之一值，且根據一比較結果判定該計數控制信號之一值。
    公开号:TW201308900A
    申请号:TW101110436
    申请日:2012-03-26
    公开日:2013-02-16
    发明作者:Hae-Rang Choi；Yong-Ju Kim
    申请人:Hynix Semiconductor Inc；
    IPC主号:G11C7-00
    专利说明:
    半導體裝置之計數電路及使用該計數電路之半導體裝置的作用時間修正電路
    本發明之例示性實施例係關於半導體裝置，且更特定言之，係關於一半導體裝置之一計數電路，及經實施至一半導體裝置之該計數電路的一半導體裝置之一作用時間修正電路。
    本申請案主張2011年8月3日申請之韓國專利申請案第10-2011-0077463號之優先權，該案以全文引用的方式併入本文中。
    一時脈之作用時間循環為一輸入時脈處於高邏輯位準或低邏輯位準時之持續時間對輸入時脈信號之總週期的比率。用於偵測一輸入時脈之作用時間循環的一電路產生指示一週期之作用時間大於或小於50%的一值，且一作用時間修正電路執行一操作，以藉由使用由作用時間循環偵測電路判定之該值將該輸入時脈之作用時間循環設定為50%來修正該輸入時脈之作用時間循環。該作用時間修正電路回應於用於偵測作用時間循環之電路的輸出信號而控制作用時間修正碼之值，且驅動作用時間循環以使得輸入時脈之作用時間循環變成50%。更具體言之，作用時間修正電路藉由控制作用時間修正碼之值而將輸入時脈之作用時間循環修正為50%之作用時間循環。
    該等作用時間修正碼可藉由(例如)二進位搜尋法及線性搜尋法來控制。用於作用時間修正電路中之方法的選擇取決於作用時間修正電路之鎖定時間及實現難度，以及在操作期間很可能發生之誤差的大小。大體而言，二進位搜尋法具有短鎖定時間，而線性搜尋法容易實現。
    首先，在二進位搜尋法中，在一作用時間修正操作中，以2之指數為單位來改變作用時間修正碼之值，以使得輸入時脈之作用時間循環變成50%。
    更具體言之，圖1中展示根據二進位搜尋法之最初在作用時間修正操作中修正一作用時間誤差的程序。假定作用時間修正碼由N個位元組成，則可藉由將一循環重複N次來修正一作用時間誤差。可在小於N個循環中修正該作用時間誤差，但在N個循環中修正該作用時間誤差為最長鎖定時間。以此方式，由於在作用時間修正操作中作用時間修正碼之值發生大量改變，故鎖定時間短。然而，在於初始作用時間修正操作中將輸入時脈之作用時間循環修正為50%之後，二進位搜尋法具有一缺點，此係因為：為了偵測一精細作用時間誤差，作用時間循環修正碼之值甚至發生大量改變。更具體言之，如圖2中所展示，當在將輸入時脈之作用時間循環修正為50%之後執行一操作以修正誤差時，在改變作用時間修正碼之值的同時，作用時間誤差較大。在此程序期間很可能發生之作用時間誤差的大小之最大值對應於作用時間修正碼之最高有效位元的值，且隨著作用時間修正電路之修正範圍的遞增而遞增。
    接下來，在線性搜尋法中，在一作用時間修正操作中，以最低有效位元為單位來改變作用時間修正碼之值，以使得輸入時脈之作用時間循環變成50%。在圖3中展示根據線性搜尋法之最初修正一作用時間誤差的程序。假定作用時間修正碼為由N個位元組成之碼，則歸因於可藉由將一循環重複2^N次而修正一作用時間誤差的事實，該線性搜尋法中的鎖定時間變長。
    更具體言之，如圖3及圖4中所展示，線性搜尋法具有一缺點，此係因為：因為作用時間修正碼發生小量改變，所以鎖定時間極長。然而，可在發生於最初將輸入時脈修正為50%之後的用以修正作用時間誤差的操作期間，容易地並快速地執行作用時間修正操作。
    為了克服上文所描述之該等缺點，可設計一電路以實施二進位搜尋法與線性搜尋法兩者。該電路可選擇該兩種修正方法中之一者來修正作用時間誤差。然而，實施二進位搜尋法與線性搜尋法兩者之電路可能具有額外複雜性。
    本發明之實施例係有關一種計數電路及一種應用有該計數電路之作用時間修正電路，該計數電路可在用於匹配數位碼之值的一操作中選擇性地使用各種演算法，同時佔據一最小區域。
    根據本發明之一實施例，一半導體裝置之一計數電路包括：複數個計數單元，其等經組態以分別回應於複數個計數時脈而對計數碼之各別位元進行計數，且回應於一計數控制信號而控制一計數方向；一時脈雙態觸發控制單元，其經組態以回應於時脈控制信號而控制該複數個計數時脈當中進行雙態觸發之計數時脈的數目；及一計數操作控制單元，其經組態以比較目標碼之一值與該等計數碼之一值，且根據一比較結果判定該計數控制信號之一值。
    根據本發明之另一實施例，一半導體裝置之一作用時間修正電路包括：一作用時間循環誤差偵測單元，其經組態以偵測一源時脈之一作用時間循環誤差；複數個計數單元，其等經組態以分別回應於複數個計數時脈而對作用時間修正碼之各別位元進行計數，且回應於該作用時間循環誤差偵測單元之一輸出信號而控制該複數個計數單元之一計數方向；一時脈雙態觸發控制單元，其經組態以回應於時脈控制信號而控制該等計數時脈當中進行雙態觸發之計數時脈的數目；及一作用時間循環控制單元，其經組態以回應於該等作用時間修正碼而控制該源時脈之一作用時間循環。
    根據本發明之另一實施例，一種用於操作一半導體裝置之一計數電路的方法包括：藉由以下操作初始化雙態觸發：根據對應於一源時脈之時脈控制信號雙態觸發複數個計數時脈當中所選擇之初始數目個計數時脈，且撤銷啟動剩餘計數時脈；藉由以下操作執行一雙態觸發操作：每當該源時脈之雙態觸發次數之數目達到一操作定義數目時，藉由該等計數時脈當中的該雙態觸發之該初始化而順序地雙態觸發處於一撤銷啟動狀態之計數時脈，且當滿足一預設條件時，雙態觸發全部該等計數時脈；分別回應於該等計數時脈而對計數碼之各別位元進行計數，該等計數碼係在其一計數方向上根據一計數控制信號而選擇；及比較該等計數碼之一值與目標碼之一值，且根據一比較結果判定該計數控制信號之一值。
    歸因於上文所描述之本發明之實施例，可在相同電路中經由選擇性地提供操作時脈至一碼計數電路之一方式來選擇性地使用用於改變計數碼之該等值直至該等值達到預設目標值為止的各種方法，亦即一線性搜尋法及一二進位搜尋法。
    歸因於此事實，有可能僅利用該等各種方法來改變計數碼之該等值直至該等值達到預設目標值為止，且可使在一操作期間發生之一誤差的機率最小化。
    下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可體現為不同形式，且不應被解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將為透徹的且完整的，且向熟習此項技術者充分傳達本發明之範疇。貫穿本發明，相似參考數字貫穿本發明之各種圖及實施例指代相似部件。
    圖5A為展示根據本發明之一實施例的一半導體裝置之一計數電路的方塊圖。圖5B為展示根據本發明之另一實施例的一半導體裝置之一作用時間修正電路的方塊圖。圖6為展示圖5A及圖5B中所展示之一時脈雙態觸發控制單元之詳細組態的方塊圖。
    首先，參看圖5A，根據本發明之一實施例的一半導體裝置之一計數電路包括複數個計數單元500、501、502、503及504、一時脈雙態觸發控制單元540，及一計數操作控制單元580。
    該等計數單元500、501、502、503及504經組態以按以下方式分別回應於複數個計數時脈CLK<0：4>而對計數碼CNT_CODE<0：4>之各別位元進行計數：使得回應於一計數控制信號CNT_CONT而控制一計數方向。
    更具體言之，該等計數單元500、501、502、503及504分別以與計數時脈CLK<0：4>一對一對應之方式對包括於該等計數碼CNT_CODE<0：4>中之該等位元進行計數。又，該等計數單元500、501、502、503及504藉由組合鄰接單元之載運資訊CARRY_INFO而執行計數操作。
    時脈雙態觸發控制單元540經組態以回應於時脈控制信號CLK_CONT<0：3>而控制該等計數時脈CLK<0：4>當中進行雙態觸發之時脈的數目。
    可根據以下兩個例示性實施例來描述時脈雙態觸發控制單元540。
    在第一例示性實施例中，根據一第一例示性實施例之時脈雙態觸發控制單元540接收時脈控制信號CLK_CONT<0：3>、源時脈REF_CLK、RESET信號及計數控制信號CNT_CONT。
    更具體言之，時脈雙態觸發控制單元540根據在初始操作中設定之時脈控制信號CLK_CONT<0：3>的值來判定該等計數時脈CLK<0：4>當中待於該初始操作中進行雙態觸發之時脈的數目，且亦判定在該初始操作之後進行雙態觸發之時脈的數目。在於初始操作之後撤銷啟動計數控制信號CNT_CONT時的週期期間，時脈雙態觸發控制單元540順序地使得尚未經雙態觸發之時脈進行雙態觸發。在於初始操作之後啟動計數控制信號CNT_CONT時的週期期間，時脈雙態觸發控制單元540使得全部該等計數時脈CLK<0：4>進行雙態觸發。
    下文將參看圖6描述根據第一實施例之時脈雙態觸發控制單元540之詳細組態。時脈雙態觸發控制單元540包括一雙態觸發操作控制信號產生部件542，該雙態觸發操作控制信號產生部件542經組態以產生複數個雙態觸發操作控制信號TOGGL_CONT<0：4>。時脈雙態觸發控制單元540亦包括複數個計數時脈產生部件544，該複數個計數時脈產生部件544經組態以回應於各別雙態觸發操作控制信號TOGGL_CONT<0：4>及源時脈REF_CLK而產生計數時脈CLK<0：4>。在撤銷啟動計數控制信號CNT_CONT時之週期期間，每當源時脈REF_CLK進行雙態觸發時，自一撤銷啟動信號順序地啟動該等雙態觸發操作控制信號TOGGL_CONT<0：4>。又，在於該等各別雙態觸發操作控制信號TOGGL_CONT<0：4>之初始操作中回應於時脈控制信號CLK_CONT<0：3>而啟動計數控制信號CNT_CONT時的週期期間，全部啟動該等雙態觸發操作控制信號TOGGL_CONT<0：4>，或判定該等雙態觸發操作控制信號TOGGL_CONT<0：4>不處於作用中。
    雙態觸發操作控制信號產生部件542包括一初始化判定區段5422及一啟動控制區段5424。初始化判定區段5422經組態以回應於時脈控制信號CLK_CONT<0：3>及重設信號RESET而控制該等雙態觸發操作控制信號TOGGL_CONT<0：4>當中待初始化為一撤銷啟動狀態之信號的數目。啟動控制區段5424經組態以在撤銷啟動計數控制信號CNT_CONT時，每當源時脈REF_CLK之雙態觸發經重複N(N為一大於1之自然數)次時，順序地啟動該等雙態觸發操作控制信號TOGGL_CONT<0：4>當中處於撤銷啟動狀態的M(M為一等於或大於1之自然數)個信號。當啟動計數控制信號CNT_CONT時，初始化判定區段5422啟動全部該等雙態觸發操作控制信號TOGGL_CONT<0：4>。
    下文詳細地描述初始化判定區段5422之操作。當重設信號RESET進行雙態觸發時，雙態觸發操作控制信號TOGGL_CONT<0：4>之初始值可對應於時脈控制信號CLK_CONT<0：3>之值，如以下表1中。
    如自表1可見，當在雙態觸發操作控制信號TOGGL_CONT<0：4>之值經初始化的情況下計數控制信號CNT_CONT維持在撤銷啟動狀態時，啟動控制區段5424順序地啟動該等經撤銷啟動之雙態觸發操作控制信號TOGGL_CONT<0：4>的值(意謂該等值經初始化為0)。然而，在於順序地啟動該等經撤銷啟動之雙態觸發操作控制信號TOGGL_CONT<0：4>之值的過程中啟動計數控制信號CNT_CONT的情況下，啟動控制區段5424同時啟動全部該等雙態觸發操作控制信號TOGGL_CONT<0：4>之值。
    舉例而言，當雙態觸發操作控制信號TOGGL_CONT<0：4>之初始值為「10000」且M為1時，且假定計數控制信號CNT_CONT持續維持在撤銷啟動狀態，則每當源時脈REF_CLK進行雙態觸發達N次時，雙態觸發操作控制信號TOGGL_CONT<0：4>之值可按「10000」、「11000」、「11100」、「11110」及「11111」之序列改變。然而，假定在雙態觸發操作控制信號TOGGL_CONT<0：4>之值為(例如)「11100」時啟動計數控制信號CNT_CONT，則每當源時脈REF_CLK進行雙態觸發達N次時，雙態觸發操作控制信號TOGGL_CONT<0：4>之值可按「10000」、「11000」、「11100」及「11111」之序列改變。
    計數時脈產生部件544包括複數個反及(NAND)閘NAND<0：4>及複數個反相器INV<0：4>。該等NAND閘NAND<0：4>分別接收該等雙態觸發操作控制信號TOGGL_CONT<0：4>，且接收源時脈REF_CLK。因此，當於一啟動狀態下施加各別雙態觸發操作控制信號TOGGL_CONT<0：4>時，計數時脈產生部件544對應於源時脈REF_CLK之雙態觸發而雙態觸發各別計數時脈CLK<0：4>並輸出該等各別計數時脈CLK<0：4>。相反地，當於一撤銷啟動狀態下施加各別雙態觸發操作控制信號TOGGL_CONT<0：4>時，不管源時脈REF_CLK之雙態觸發，計數時脈產生部件544均將各別計數時脈CLK<0：4>維持在撤銷啟動狀態。該等雙態觸發操作控制信號TOGGL_CONT<0：4>之各別值與源時脈REF_CLK之邊緣同步地改變。
    第二，藉由僅接收時脈控制信號CLK_CONT<0：3>來控制根據一第二例示性實施例之時脈雙態觸發控制單元540。
    更具體言之，時脈雙態觸發控制單元540根據在初始操作中設定之時脈控制信號CLK_CONT<0：3>的值來判定該等計數時脈CLK<0：4>當中待於該初始操作中進行雙態觸發之時脈的數目。在初始操作之後，時脈雙態觸發控制單元540順序地雙態觸發該等計數時脈CLK<0：4>當中尚未經雙態觸發之時脈，且在該等計數時脈CLK<0：4>當中進行雙態觸發之時脈的數目等於或大於一指定數目之後，雙態觸發全部該等計數時脈CLK<0：4>。
    下文將參看圖6描述根據第二實施例之時脈雙態觸發控制單元540之詳細組態。時脈雙態觸發控制單元540包括一雙態觸發操作控制信號產生部件542，該雙態觸發操作控制信號產生部件542經組態以產生複數個雙態觸發操作控制信號TOGGL_CONT<0：4>。時脈雙態觸發控制單元540亦包括複數個計數時脈產生部件544，該複數個計數時脈產生部件544經組態以回應於各別雙態觸發操作控制信號TOGGL_CONT<0：4>及源時脈REF_CLK而產生計數時脈CLK<0：4>。每當一源時脈REF_CLK進行雙態觸發時，順序地啟動該等雙態觸發操作控制信號TOGGL_CONT<0：4>。當經啟動信號之數目等於或大於指定數目時，啟動全部該等雙態觸發操作控制信號TOGGL_CONT<0：4>，或判定不啟動該等雙態觸發操作控制信號TOGGL_CONT<0：4>。
    雙態觸發操作控制信號產生部件542包括一初始化判定區段5422及一啟動控制區段5424。初始化判定區段5422經組態以回應於時脈控制信號CLK_CONT<0：3>及重設信號RESET而控制該等雙態觸發操作控制信號TOGGL_CONT<0：4>當中待初始化為一撤銷啟動狀態之信號的數目。啟動控制區段5424經組態以每當源時脈REF_CLK之雙態觸發經重複N(N為一大於1之自然數)次時，順序地啟動該等雙態觸發操作控制信號TOGGL_CONT<0：4>當中處於撤銷啟動狀態的M(M為一等於或大於1之自然數)個信號。當該等雙態觸發操作控制信號TOGGL_CONT<0：4>當中經啟動信號的數目等於或大於指定數目時，初始化判定區段5422啟動全部該等雙態觸發操作控制信號TOGGL_CONT<0：4>。
    下文詳細地描述初始化判定區段5422之操作。當重設信號RESET進行雙態觸發時，雙態觸發操作控制信號TOGGL_CONT<0：4>之初始值可對應於時脈控制信號CLK_CONT<0：3>之值，如上文給出之表1中。
    如表1中所展示，當初始化雙態觸發操作控制信號TOGGL_CONT<0：4>時，啟動控制區段5424順序地啟動經撤銷啟動之雙態觸發操作控制信號TOGGL_CONT<0：4>之值(意謂將該等值初始化為0)。當經啟動信號之數目等於或大於指定數目時，啟動控制區段5424啟動全部該等雙態觸發操作控制信號TOGGL_CONT<0：4>。
    舉例而言，雙態觸發操作控制信號TOGGL_CONT<0：4>之初始值可為「10000」，M可為1，且該指定數目可為3。可按「10000」、「11000」及「11100」之序列來改變雙態觸發操作控制信號TOGGL_CONT<0：4>之值。然而，由於源時脈REF_CLK進行雙態觸發達N次且經啟動信號之數目變成3，故雙態觸發操作控制信號TOGGL_CONT<0：4>之值立即按「11100」至「11111」之序列改變。類似地，在第二實例中，雙態觸發操作控制信號TOGGL_CONT<0：4>之初始值可為「10000」，M可為1，且該指定數目可為2。可按「10000」及「11000」之序列來改變雙態觸發操作控制信號TOGGL_CONT<0：4>之值。由於源時脈REF_CLK進行雙態觸發達N次且經啟動信號之數目變成2，故雙態觸發操作控制信號TOGGL_CONT<0：4>之值立即按「11000」至「11111」之序列改變。
    計數時脈產生部件544包括複數個NAND閘NAND<0：4>及複數個反相器INV<0：4>。該等NAND閘NAND<0：4>分別接收該等雙態觸發操作控制信號TOGGL_CONT<0：4>，且接收源時脈REF_CLK。因此，當於一啟動狀態下施加各別雙態觸發操作控制信號TOGGL_CONT<0：4>時，計數時脈產生部件544對應於源時脈REF_CLK之雙態觸發而雙態觸發各別計數時脈CLK<0：4>並輸出該等各別計數時脈CLK<0：4>。相反地，當於一撤銷啟動狀態下施加各別雙態觸發操作控制信號TOGGL_CONT<0：4>時，不管源時脈REF_CLK之雙態觸發，計數時脈產生部件544均將各別計數時脈CLK<0：4>維持在撤銷啟動狀態。該等雙態觸發操作控制信號TOGGL_CONT<0：4>之各別值與源時脈REF_CLK之邊緣同步地改變。
    再次參看圖5A，計數操作控制單元580經組態以比較目標碼SOME_CODE<0：4>之值與計數碼CNT_CODE<0：4>之值，且根據一比較結果判定計數控制信號CNT_CONT之值。
    更具體言之，當計數碼CNT_CODE<0：4>之值小於目標碼SOME_CODE<0：4>之值時，計數操作控制單元580撤銷啟動計數控制信號CNT_CONT。當計數碼CNT_CODE<0：4>之值小於目標碼SOME_CODE<0：4>之值時，計數操作控制單元580將計數單元500、501、502、503及504之計數方向設定為一遞增方向。當計數碼CNT_CODE<0：4>之值大於目標碼SOME_CODE<0：4>之值時，計數操作控制單元580啟動計數控制信號CNT_CONT。當計數碼CNT_CODE<0：4>之值大於目標碼SOME_CODE<0：4>之值時，計數操作控制單元580將計數單元500、501、502、503及504之計數方向設定為一遞減方向。計數操作控制單元580可經組態以按與上文所描述之操作相反的方式操作，相反之處在於：當計數控制信號CNT_CONT之值大於目標碼CNT_CODE<0：4>之值時，計數單元500、501、502、503及504之計數方向可為遞減方向，且當計數控制信號CNT_CONT之值小於目標碼CNT_CODE<0：4>之值時，計數單元500、501、502、503及504之計數方向可為遞增方向。
    用作與計數碼CNT_CODE<0：4>之比較值的目標碼SOME_CODE<0：4>之值可儲存於一暫存器(諸如，MRS)中，以使得可預先設定該值且可藉由一值改變操作來改變該值。
    改變目標碼SOME_CODE<0：4>之一例示性方法如下。
    一第一操作在計數碼CNT_CODE<0：4>之值變化時改變源時脈REF_CLK之頻率，且可設定源時脈REF_CLK之頻率以使得對應於源時脈REF_CLK之目標頻率的計數碼CNT_CODE<0：4>之值變成目標碼SOME_CODE<0：4>之值。
    一第二操作在計數碼CNT_CODE<0：4>之值變化時改變源時脈REF_CLK之相位，且可設定源時脈REF_CLK之相位以使得對應於源時脈REF_CLK之目標相位的計數碼CNT_CODE<0：4>之值變成目標碼SOME_CODE<0：4>之值。
    參看圖5B，展示根據本發明之另一實施例的一半導體裝置之一作用時間修正電路。在圖5B中，應用圖5A中所展示之半導體裝置的計數電路，該計數電路以與圖5A類似之方式組態，但存在一些差異。舉例而言，用作用時間修正碼DCC_CODE<0：4>替換圖5A中所說明之計數碼CNT_CODE<0：4>，用作用時間循環誤差偵測單元520替換計數操作控制單元580，用作用時間循環誤差偵測單元520之輸出信號DCC_ERR_DET替換計數控制信號CNT_CONT，且添加一作用時間循環控制單元560。作用時間循環控制單元560經組態以控制一外部源時脈OUT_REF_CLK之作用時間循環，且產生一源時脈REF_CLK。
    圖5B中所展示的半導體裝置之作用時間修正電路的基本操作對應於圖5A中所展示的半導體裝置之計數電路的基本操作。在圖5B中，提供一額外組態，以使得在一作用時間修正操作中使用經由一半導體裝置之計數電路而判定之作用時間修正碼DCC_CODE<0：4>。因此，將參看圖5B描述一半導體裝置之作用時間修正電路的組態。
    參看圖5B，根據本發明之另一實施例的一半導體裝置之作用時間修正電路包括作用時間循環誤差偵測單元520、複數個計數單元500、501、502、503及504、一時脈雙態觸發控制單元540，及作用時間循環控制單元560。作用時間循環誤差偵測單元520經組態以偵測源時脈REF_CLK之一作用時間循環誤差。計數單元500、501、502、503及504經組態以分別回應於複數個計數時脈CLK<0：4>而對作用時間修正碼DCC_CODE<0：4>之各別位元進行計數。回應於作用時間循環誤差偵測單元520之輸出信號DCC_ERR_DET而控制計數單元500、501、502、503及504之一計數方向。時脈雙態觸發單元540經組態以回應於時脈控制信號CLK_CONT<0：3>而控制該等計數時脈CLK<0：4>當中待進行雙態觸發之時脈的數目。作用時間循環控制單元560經組態以回應於作用時間修正碼DCC_CODE<0：4>而控制源時脈REF_CLK之作用時間循環。
    該等計數單元500、501、502、503及504分別以與計數時脈CLK<0：4>之雙態觸發一對一對應的方式對包括於該等作用時間修正碼DCC_CODE<0：4>中之該等位元進行計數。該等計數單元500、501、502、503及504藉由組合鄰接單元之載運資訊CARRY_INFO而執行計數操作。
    作用時間循環誤差偵測單元520偵測源時脈REF_CLK經撤銷啟動至一邏輯低位準時之時間比源時脈REF_CLK經啟動至一邏輯高位準時之時間長。若源時脈REF_CLK具有一低邏輯位準之時間比具有高邏輯位準之時間長，則作用時間循環誤差偵測單元520撤銷啟動輸出信號DCC_ERR_DET。另外，作用時間循環誤差偵測單元520偵測源時脈REF_CLK經撤銷啟動至一邏輯低位準時之時間比源時脈REF_CLK經啟動至一邏輯高位準時之時間短。若源時脈REF_CLK具有一低邏輯位準之時間比具有高邏輯位準之時間短，則作用時間循環誤差偵測單元520啟動輸出信號DCC_ERR_DET。
    若啟動較接近作用時間修正碼DCC_CODE<0：4>之最高有效位元之值，則作用時間循環控制單元560將源時脈REF_CLK之作用時間循環改變一較大量，且若啟動較接近作用時間修正碼DCC_CODE<0：4>之最低有效位元之值，則作用時間循環控制單元560將源時脈REF_CLK之作用時間循環改變一較小量。舉例而言，最高有效位元可為作用時間修正碼DCC_CODE<0：4>之第五位元，且最低有效位元可為作用時間修正碼DCC_CODE<0：4>之第一位元。當作用時間修正碼DCC_CODE<0：4>之各別位元之值按第五位元DCC_CODE<4>、第四位元DCC_CODE<3>、第三位元DCC_CODE<2>、第二位元DCC_CODE<1>及第一位元DCC_CODE<0>之序列變化時，源時脈REF_CLK之相對作用時間循環變化量最初較大，但稍後變小。
    下文中，下文將描述應用有該計數電路之半導體裝置之作用時間修正電路的操作。
    圖7及圖8為時序圖，該等時序圖解釋根據圖5A、圖5B及圖6中所展示的本發明之實施例的一半導體裝置之計數電路及一半導體裝置之作用時間修正電路的操作。
    參看圖7，在一初始化操作①中，作用時間控制碼DCC_CODE<0：4>之值為「10000」。
    在初始化操作①之後，在時間②處，源時脈REF_CLK第一次進行雙態觸發。在時間②處，將計數時脈CLK<4>(其對應於第五位元DCC_CODE<4>)及計數時脈CLK<3>(其對應於第四位元DCC_CODE<3>)以及剩餘計數時脈CLK<0：2>維持在撤銷啟動狀態。因此，改變第五位元DCC_CODE<4>之值及第四位元DCC_CODE<3>之值以執行一作用時間修正操作。因此，作用時間修正碼DCC_CODE<0：4>之值變成「11000」。
    在時間③處，源時脈REF_CLK第二次進行雙態觸發。計數時脈CLK<4>(其對應於第五位元DCC_CODE<4>)以及計數時脈CLK<3>及CLK<2>(其對應於第四位元DCC_CODE<3>及第三位元DCC_CODE<2>)進行雙態觸發，且將剩餘計數時脈CLK<0：1>維持在撤銷啟動狀態。因此，改變第五位元DCC_CODE<4>之值以及第四位元DCC_CODE<3>及第三位元DCC_CODE<2>之值以執行一作用時間修正操作。因此，作用時間修正碼DCC_CODE<0：4>之值變成「10100」。
    在時間④、⑤、⑥、⑦、⑧及⑨處，源時脈REF_CLK第三次至第九次進行雙態觸發，且全部計數時脈CLK<0：4>進行雙態觸發。此改變指示一半導體裝置之計數電路自二進位搜尋法轉換成線性搜尋法，此係因為作用時間循環誤差偵測單元520之輸出信號DCC_ERR_DET自一撤銷啟動狀態改變成一啟動狀態。該輸出信號DCC_ERR_DET何時自一撤銷啟動狀態改變成一啟動狀態取決於MRS之設定。因此，執行一作用時間修正操作以改變作用時間修正碼DCC_CODE<0：4>之全部位元，且因此，作用時間修正碼DCC_CODE<0：4>之值順序地變成「10101」、「10110」、「10111」、「10110」及「10111」。作用時間修正碼DCC_CODE<0：4>之全部位元的改變意謂按以下方式執行作用時間修正操作：使得自最低有效位元開始改變作用時間修正碼DCC_CODE<0：4>之值。
    以此方式，在一半導體裝置之作用時間修正電路中，可藉由基於情形而控制計數時脈CLK<0：4>當中進行雙態觸發之時脈的數目，彼此獨立地改變作用時間修正碼DCC_CODE<0：4>之各別位元。因此，用於改變作用時間修正碼DCC_CODE<0：4>之方法允許作用時間修正電路在二進位搜尋法與線性搜尋法之間自由地改變。
    參看圖8，在根據本發明之實施例的一半導體裝置之作用時間修正電路中，在源時脈REF_CLK之雙態觸發繼續進行的同時，可自由地控制計數時脈CLK<0：4>當中待進行雙態觸發之時脈的數目。因此，可自由地控制根據二進位搜尋法改變作用時間修正碼DCC_CODE<0：4>之值的週期及根據線性搜尋法改變作用時間修正碼DCC_CODE<0：4>之值的週期。
    圖9為曲線圖，該曲線圖解釋作用時間修正碼之值根據以下操作而改變：根據圖5A、圖5B及圖6中所展示之本發明之實施例的一半導體裝置之計數電路及應用有該計數電路的一半導體裝置之作用時間修正電路的操作。
    參看圖9，當根據本發明之實施例之一半導體裝置的作用時間修正電路操作時，作用時間修正碼DCC_CODE<0：4>之值的改變量最初較大，此係因為使用二進位搜尋法來改變作用時間修正碼DCC_CODE<0：4>之值。因此，源時脈REF_CLK之作用時間循環的改變量亦較大。
    此後，作用時間修正碼DCC_CODE<0：4>之值的改變量較小，此係因為使用線性搜尋法來改變作用時間修正碼DCC_CODE<0：4>之值。因此，源時脈REF_CLK之作用時間循環的改變量亦較小。
    根據本發明之實施例，可使用用於改變計數碼之值直至該等值達到目標值為止的各種方法，且更具體言之，可在相同電路中選擇性地使用線性搜尋法及二進位搜尋法。
    因此，有可能利用二進位搜尋法及線性搜尋法直至該等值達到目標值為止，且可使在一操作期間發生之一誤差的機率最小化。
    雖然已關於特定實施例描述本發明，但對於熟習此項技術者而言將顯而易見，可在不脫離如以下申請專利範圍中所定義之本發明之精神及範疇的情況下作出各種改變及修改。
    舉例而言，前述實施例中所舉例說明之邏輯閘及電晶體的位置及類型應取決於輸入至其之信號的極性而以不同方式來實現。
    500‧‧‧計數單元
    501‧‧‧計數單元
    502‧‧‧計數單元
    503‧‧‧計數單元
    504‧‧‧計數單元
    520‧‧‧作用時間循環誤差偵測單元
    540‧‧‧時脈雙態觸發控制單元
    542‧‧‧雙態觸發操作控制信號產生部件
    544‧‧‧計數時脈產生部件
    560‧‧‧作用時間循環控制單元
    580‧‧‧計數操作控制單元
    5422‧‧‧初始化判定區段
    5424‧‧‧啟動控制區段
    圖1及圖3為說明根據一半導體裝置之一習知作用時間修正電路之操作的作用時間修正碼之值的曲線圖。
    圖2及圖4為說明用於在一半導體裝置之習知作用時間修正電路中重新鎖定輸入時脈的作用時間修正碼之曲線圖。
    圖5A為展示根據本發明之一實施例的一半導體裝置之一計數電路的方塊圖。
    圖5B為展示根據本發明之另一實施例的一半導體裝置之一作用時間修正電路的方塊圖，該作用時間修正電路應用於圖5A中所展示之一半導體裝置之計數電路。
    圖6為展示根據圖5A及圖5B中所展示之實施例的一時脈雙態觸發控制單元之詳細組態的方塊圖。
    圖7及圖8為時序圖，該等時序圖解釋根據圖5A、圖5B及圖6中所展示的本發明之實施例的一半導體裝置之計數電路及應用有該計數電路之一半導體裝置之作用時間修正電路的操作。
    圖9為曲線圖，該曲線圖解釋作用時間修正碼之值根據以下操作而改變：根據圖5A、圖5B及圖6中所展示之本發明之實施例的一半導體裝置之計數電路及應用有該計數電路的一半導體裝置之作用時間修正電路的操作。
    500‧‧‧計數單元
    501‧‧‧計數單元
    502‧‧‧計數單元
    503‧‧‧計數單元
    504‧‧‧計數單元
    540‧‧‧時脈雙態觸發控制單元
    580‧‧‧計數操作控制單元
    权利要求:
    Claims (37)
    [1] 一種一半導體裝置之計數電路，其包含：複數個計數單元，其等經組態以分別回應於複數個計數時脈而對計數碼之各別位元進行計數，且回應於一計數控制信號而控制一計數方向；一時脈雙態觸發控制單元，其經組態以回應於時脈控制信號而控制該複數個計數時脈當中進行雙態觸發之計數時脈的數目；及一計數操作控制單元，其經組態以比較目標值碼之一值與該等計數碼之一值，且根據一比較結果判定該計數控制信號之一值。
    [2] 如請求項1之計數電路，其中該複數個計數單元分別以與該複數個計數時脈一對一對應之方式對包括於該等計數碼中之該複數個位元進行計數。
    [3] 如請求項2之計數電路，其中該複數個計數單元分別藉由組合鄰接單元之間的載運資訊而執行計數操作。
    [4] 如請求項1之計數電路，其中該時脈雙態觸發控制單元根據在一初始操作中設定之該等時脈控制信號的值來判定該複數個計數時脈當中待於該初始操作中進行雙態觸發之計數時脈的該數目，其中，在於該初始操作之後撤銷啟動該計數控制信號的一週期期間，該時脈雙態觸發控制單元順序地雙態觸發該複數個計數時脈當中尚未經雙態觸發之計數時脈，且其中，在於該初始操作之後啟動該計數控制信號的一週期期間，該時脈雙態觸發控制單元雙態觸發全部該複數個計數時脈。
    [5] 如請求項4之計數電路，其中該時脈雙態觸發控制單元包含：一雙態觸發操作控制信號產生部件，其經組態以產生複數個雙態觸發操作控制信號，其中在該等各別雙態觸發操作控制信號之該等初始操作中，在回應於該等時脈控制信號而撤銷啟動該計數控制信號之該週期期間，每當一源時脈進行雙態觸發時，由該雙態觸發操作控制信號產生部件自一撤銷啟動信號開始順序地啟動該複數個雙態觸發操作控制信號；其中在該等各別雙態觸發操作控制信號之該等初始操作中，在啟動該計數控制信號之該週期期間，由該雙態觸發操作控制信號產生部件來全部啟動該複數個雙態觸發操作控制信號；其中該雙態觸發操作控制信號產生部件回應於該等時脈控制信號而判定是否啟動該複數個雙態觸發操作控制信號；且複數個計數時脈產生部件經組態以回應於該等各別雙態觸發操作控制信號及該源時脈而產生該複數個計數時脈。
    [6] 如請求項5之計數電路，其中該雙態觸發操作控制信號產生部件包含：一初始化判定區段，其經組態以回應於該等時脈控制信號及一重設信號而控制該複數個雙態觸發操作控制信號當中待初始化為一撤銷啟動狀態之雙態觸發操作控制信號的數目；及一啟動控制區段，其經組態以在撤銷啟動該計數控制信號之該週期期間，每當該源時脈之雙態觸發經重複至少一次時，順序地啟動該複數個雙態觸發操作控制信號當中處於該撤銷啟動狀態的至少一雙態觸發操作控制信號，且在啟動該計數控制信號之該週期期間，啟動全部該複數個雙態觸發操作控制信號。
    [7] 如請求項1之計數電路，其中該時脈雙態觸發控制單元根據在一初始操作中設定之該等時脈控制信號的值來判定該複數個計數時脈當中待於該初始操作中進行雙態觸發之計數時脈的該數目，且其中，在該初始操作之後，該時脈雙態觸發控制單元順序地雙態觸發該複數個計數時脈當中尚未經雙態觸發之計數時脈，且自操作定義數目個計數時脈進行雙態觸發時之一時間雙態觸發全部該複數個計數時脈。
    [8] 如請求項7之計數電路，其中該時脈雙態觸發控制單元包含：一雙態觸發操作控制信號產生部件，其經組態以產生複數個雙態觸發操作控制信號，其中在該等各別雙態觸發操作控制信號之初始操作中，每當一源時脈進行雙態觸發時，由該雙態觸發操作控制信號產生部件自一撤銷啟動信號開始順序地啟動該複數個雙態觸發操作控制信號；其中在該等各別雙態觸發操作控制信號之該等初始操作中，當經啟動雙態觸發操作控制信號之數目等於或大於一操作定義數目時，回應於該等時脈控制信號而啟動全部該複數個雙態觸發操作控制信號；其中該雙態觸發操作控制信號產生部件回應於該等時脈控制信號而判定是否啟動該複數個雙態觸發操作控制信號；且複數個計數時脈產生部件經組態以回應於該等各別雙態觸發操作控制信號及該源時脈而產生該複數個計數時脈。
    [9] 如請求項8之計數電路，其中該雙態觸發操作控制信號產生部件包含：一初始化判定區段，其經組態以回應於該等時脈控制信號及一重設信號而控制該複數個雙態觸發操作控制信號當中待初始化為一撤銷啟動狀態之雙態觸發操作控制信號的該數目；及一啟動控制區段，其經組態以每當該源時脈之雙態觸發經重複至少一次時，順序地啟動該複數個雙態觸發操作控制信號當中處於該撤銷啟動狀態的至少一雙態觸發操作控制信號，且在該複數個雙態觸發操作控制信號當中經啟動之雙態觸發操作控制信號的該數目等於或大於該操作定義數目時，啟動全部該複數個雙態觸發操作控制信號。
    [10] 如請求項5之計數電路，其中當於一啟動狀態下施加該等各別雙態觸發操作控制信號時，該複數個計數時脈產生部件對應於該源時脈之雙態觸發而雙態觸發該等各別計數時脈且輸出該等各別計數時脈，且當於一撤銷啟動狀態下施加該等各別雙態觸發操作控制信號時，不管該源時脈之雙態觸發，均將該等各別計數時脈維持為在一撤銷啟動狀態下輸出。
    [11] 如請求項5之計數電路，其中該複數個雙態觸發操作控制信號之各別值與該源時脈之一邊緣同步地改變。
    [12] 如請求項1之計數電路，其中當該等計數碼之該值小於該等目標碼之該值時，該計數操作控制單元撤銷啟動該計數控制信號，且將該複數個計數單元之一計數方向設定為一遞增方向；且其中在該等計數碼之該值大於該等目標碼之該值的狀況下，該計數控制單元啟動該計數控制信號，且藉此將該複數個計數單元之該計數方向設定為一遞減方向。
    [13] 如請求項12之計數電路，其中該等目標碼之該值儲存於一暫存器中，且可經由一目標碼改變操作而改變。
    [14] 如請求項13之計數電路，其中該目標碼改變操作係隨著該等計數碼之該值變化而改變該源時脈之一頻率的一操作，且對應於該源時脈之一目標頻率的該等計數碼之該值變成該等目標碼之該值。
    [15] 如請求項13之計數電路，其中該目標碼改變操作係隨著該等計數碼之該值變化而改變該源時脈之一相位的一操作，且對應於該源時脈之一目標相位的該等計數碼之該值變成該等目標碼之該值。
    [16] 一種一半導體裝置之作用時間修正電路，其包含：一作用時間循環誤差偵測單元，其經組態以偵測一源時脈之一作用時間循環誤差；複數個計數單元，其等經組態以分別回應於複數個計數時脈而對作用時間修正碼之各別位元進行計數，且回應於該作用時間循環誤差偵測單元之一輸出信號而控制該複數個計數單元之一計數方向；一時脈雙態觸發控制單元，其經組態以回應於時脈控制信號而控制該複數個計數時脈當中進行雙態觸發之計數時脈的數目；及一作用時間循環控制單元，其經組態以回應於該等作用時間修正碼而控制該源時脈之一作用時間循環。
    [17] 如請求項16之作用時間修正電路，其中該複數個計數單元分別以與該複數個計數時脈之雙態觸發一對一對應的方式對包括於該等作用時間修正碼中之該複數個位元進行計數。
    [18] 如請求項17之作用時間修正電路，其中該複數個計數單元分別藉由組合鄰接單元之間的載運資訊而執行計數操作。
    [19] 如請求項16之作用時間修正電路，其中該時脈雙態觸發控制單元根據在一初始操作中設定之該等時脈控制信號的值來判定該複數個計數時脈當中待於該初始操作中進行雙態觸發之計數時脈的該數目，其中，在於該初始操作之後撤銷啟動該作用時間循環誤差偵測單元之該輸出信號的一週期期間，該時脈雙態觸發控制單元順序地雙態觸發該複數個計數時脈當中尚未經雙態觸發之計數時脈，且其中，在於該初始操作之後啟動該作用時間循環誤差偵測單元之該輸出信號的一週期期間，該時脈雙態觸發控制單元雙態觸發全部該複數個計數時脈。
    [20] 如請求項19之作用時間修正電路，其中該時脈雙態觸發控制單元包含：一雙態觸發操作控制信號產生部件，其經組態以產生複數個雙態觸發操作控制信號，其中在該等各別雙態觸發操作控制信號之該等初始操作中，在回應於該等時脈控制信號而撤銷啟動該作用時間循環誤差偵測單元之該輸出信號的該週期期間，每當一源時脈進行雙態觸發時，由該雙態觸發操作控制信號產生部件自一撤銷啟動信號開始順序地啟動該複數個雙態觸發操作控制信號；其中在該等各別雙態觸發操作控制信號之該等初始操作中，在啟動該作用時間循環誤差偵測單元之該輸出信號的該週期期間，由該雙態觸發操作控制信號產生部件來全部啟動該複數個雙態觸發操作控制信號；其中該雙態觸發操作控制信號產生部件回應於該等時脈控制信號而判定是否啟動該複數個雙態觸發操作控制信號；且複數個計數時脈產生部件經組態以回應於該等各別雙態觸發操作控制信號及該源時脈而產生該複數個計數時脈。
    [21] 如請求項20之作用時間修正電路，其中該雙態觸發操作控制信號產生部件包含：一初始化判定區段，其經組態以回應於該等時脈控制信號及一重設信號而控制該複數個雙態觸發操作控制信號當中待初始化為一撤銷啟動狀態之雙態觸發操作控制信號的數目；及一啟動控制區段，其經組態以在撤銷啟動該作用時間循環誤差偵測單元之該輸出信號的該週期期間，每當該源時脈之雙態觸發經重複至少一次時，順序地啟動該複數個雙態觸發操作控制信號當中處於該撤銷啟動狀態的至少一雙態觸發操作控制信號，且在啟動該作用時間循環誤差偵測單元之該輸出信號的該週期期間，啟動全部該複數個雙態觸發操作控制信號。
    [22] 如請求項16之作用時間修正電路，其中該時脈雙態觸發控制單元根據在一初始操作中設定之該等時脈控制信號的值來判定該等計數時脈當中待於該初始操作中進行雙態觸發之計數時脈的該數目，且其中，在該初始操作之後，該時脈雙態觸發控制單元順序地雙態觸發該複數個計數時脈當中尚未經雙態觸發之計數時脈，且自操作定義數目個計數時脈進行雙態觸發時之一時間雙態觸發全部該複數個計數時脈。
    [23] 如請求項22之作用時間修正電路，其中該時脈雙態觸發控制單元包含：一雙態觸發操作控制信號產生部件，其經組態以產生複數個雙態觸發操作控制信號；其中在該等各別雙態觸發操作控制信號之初始操作中，每當一源時脈進行雙態觸發時，由該雙態觸發操作控制信號產生部件自一撤銷啟動信號開始順序地啟動該複數個雙態觸發操作控制信號；其中在該等各別雙態觸發操作控制信號之該等初始操作中，當經啟動雙態觸發操作控制信號之數目等於或大於一操作定義數目時，回應於該等時脈控制信號而啟動全部該複數個雙態觸發操作控制信號；其中該雙態觸發操作控制信號產生部件回應於該等時脈控制信號而關於是否啟動該複數個雙態觸發操作控制信號進行判定；且複數個計數時脈產生部件經組態以回應於該等各別雙態觸發操作控制信號及該源時脈而產生該複數個計數時脈。
    [24] 如請求項23之作用時間修正電路，其中該雙態觸發操作控制信號產生部件包含：一初始化判定區段，其經組態以回應於該等時脈控制信號及一重設信號而控制該複數個雙態觸發操作控制信號當中待初始化為一撤銷啟動狀態之雙態觸發操作控制信號的該數目；及一啟動控制區段，其經組態以每當該源時脈之雙態觸發經重複至少一次時，順序地啟動該複數個雙態觸發操作控制信號當中處於該撤銷啟動狀態的至少一雙態觸發操作控制信號，且在該複數個雙態觸發操作控制信號當中經啟動之雙態觸發操作控制信號的該數目等於或大於該操作定義數目時，啟動全部該複數個雙態觸發操作控制信號。
    [25] 如請求項20之作用時間修正電路，其中當於一啟動狀態下施加該等各別雙態觸發操作控制信號時，該複數個計數時脈產生部件對應於該源時脈之雙態觸發而雙態觸發該等各別計數時脈且輸出該等各別計數時脈，且當於一撤銷啟動狀態下施加該等各別雙態觸發操作控制信號時，不管該源時脈之雙態觸發，均將該等各別計數時脈維持為在一撤銷啟動狀態下輸出。
    [26] 如請求項20之作用時間修正電路，其中該複數個雙態觸發操作控制信號之各別值與該源時脈之一邊緣同步地改變。
    [27] 如請求項16之作用時間修正電路，其中該作用時間循環誤差偵測單元偵測何時撤銷啟動該源時脈之一週期長於啟動該源時脈之一週期，撤銷啟動該輸出信號，且藉此將該等計數單元之一計數方向設定為一遞增方向，且其中該作用時間循環誤差偵測單元偵測何時撤銷啟動該源時脈之該週期短於啟動該源時脈之該週期，啟動該輸出信號，且藉此將該複數個計數單元之該計數方向設定為一遞減方向。
    [28] 如請求項16之作用時間修正電路，其中該作用時間循環控制單元控制該源時脈之該作用時間循環，使得對應於該等作用時間修正碼當中較接近一最高有效位元之一位元之一改變值的量大於對應於該等作用時間修正碼當中較接近一最低有效位元之一位元之一改變值的量。
    [29] 一種用於操作一半導體裝置之一計數電路的方法，其包含：藉由以下操作初始化雙態觸發：根據對應於一源時脈之時脈控制信號雙態觸發在複數個計數時脈當中選擇之初始數目個計數時脈，且撤銷啟動剩餘計數時脈；藉由以下操作執行一雙態觸發操作：每當該源時脈之雙態觸發次數之數目達到一操作定義數目時，藉由該複數個計數時脈當中的該雙態觸發之該初始化而順序地雙態觸發處於一撤銷啟動狀態之計數時脈，且當滿足一預設條件時，雙態觸發全部該複數個計數時脈；分別回應於該複數個計數時脈而對計數碼之各別位元進行計數，該等計數碼係在其一計數方向上根據一計數控制信號而選擇；及比較該等計數碼之一值與目標碼之一值，且根據一比較結果判定該計數控制信號之一值。
    [30] 如請求項29之方法，其中，藉由組合鄰接位元之載運資訊來對該等計數碼之該等各別位元進行計數。
    [31] 如請求項29之方法，其中該源時脈及該複數個計數時脈彼此同步，且具有相同頻率。
    [32] 如請求項29之方法，其中該計數控制信號之該值之該判定包含：當該等計數碼之該值小於該等目標碼之該值時，撤銷啟動該計數控制信號，且在遞增該等計數碼之該值的一計數方向上實施計數；及當該等計數碼之該值大於該等目標碼之該值時，啟動該計數控制信號i，且在遞減該等計數碼之該值的一計數方向上實施計數。
    [33] 如請求項32之方法，其中該等目標碼之該值儲存於一暫存器中，且可經由一目標碼改變操作而改變。
    [34] 如請求項33之方法，其中該目標碼改變操作包含隨著該等計數碼之該值變化而改變該源時脈之一頻率，且對應於該源時脈之一目標頻率的該等計數碼之該值變成該等目標碼之該值。
    [35] 如請求項33之方法，其中該目標碼改變操作包含隨著該等計數碼之該值變化而改變該源時脈之一相位，且對應於該源時脈之一目標相位的該等計數碼之該值變成該等目標碼之該值。
    [36] 如請求項29之方法，其中該雙態觸發操作中之該預設條件使該計數控制信號自一撤銷啟動狀態轉變至一啟動狀態。
    [37] 如請求項29之方法，其中該雙態觸發操作中之該預設條件使該複數個計數時脈當中之計數時脈的該雙態觸發數目等於或大於一操作定義數目。
    类似技术:
    公开号 | 公开日 | 专利标题
    US8207772B2|2012-06-26|Duty detection circuit and duty cycle correction circuit including the same
    US8797085B2|2014-08-05|Level conversion circuit and semiconductor device
    JP2009278528A|2009-11-26|Ｄｌｌ回路、および半導体装置
    US8878582B2|2014-11-04|Apparatus and method for duty cycle calibration
    KR20100058575A|2010-06-03|지연 회로를 이용한 클록없는 직렬화
    TWI545899B|2016-08-11|半導體裝置之計數電路及使用該計數電路之半導體裝置的作用時間修正電路
    TW201250269A|2012-12-16|Test mode setting circuit
    US9343117B1|2016-05-17|Semiconductor integrated circuit and method of driving the same
    US20170054365A1|2017-02-23|PWM Signal Generator and Switching Power Supply Device Having Same
    JP2019053444A|2019-04-04|半導体集積回路及び半導体装置
    US20160179472A1|2016-06-23|Random number generation device and method for generating random number
    US9831862B2|2017-11-28|Duty cycle correction circuit and image sensing device including the same
    US9557964B2|2017-01-31|Random number generator and method for generating random number thereof
    US20040085140A1|2004-05-06|Clock signal generating circuit
    US10090828B2|2018-10-02|Duty-cycle correction circuit and method
    KR20160149717A|2016-12-28|반도체 장치 및 그 동작 방법
    JP2015167278A|2015-09-24|Ａ／ｄ変換装置の出力切替方法及びａ／ｄ変換装置
    CN105958973B|2021-03-09|时钟发生电路
    US9479178B2|2016-10-25|Digital counter
    JP2015162052A|2015-09-07|デューティ補正装置ならびにデューティ補正方法
    US8270557B2|2012-09-18|Integrated circuit and method for driving the same
    US9553594B1|2017-01-24|Delay-locked loop with false-lock detection and recovery circuit
    TW201503598A|2015-01-16|時脈延遲偵測電路及使用該時脈延遲偵測電路之半導體設備
    JP2016201623A|2016-12-01|フリップフロップ回路および半導体集積回路装置
    JP2009141596A|2009-06-25|信号生成回路
    同族专利:
    公开号 | 公开日
    TWI545899B|2016-08-11|
    KR20130015460A|2013-02-14|
    US20140103981A1|2014-04-17|
    US20130033294A1|2013-02-07|
    US8625734B2|2014-01-07|
    US8866526B2|2014-10-21|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US5428654A|1994-06-09|1995-06-27|Advanced Micro Devices, Inc.|Up/down counter apparatus|
    US6967514B2|2002-10-21|2005-11-22|Rambus, Inc.|Method and apparatus for digital duty cycle adjustment|
    KR100806608B1|2006-11-02|2008-02-25|주식회사 하이닉스반도체|아날로그-디지털 컨버터, 아날로그-디지털 컨버팅 방법 및 아날로그-디지털 컨버터를 구비한 반도체 메모리 소자의 온도 정보 출력장치|
    KR20090089500A|2008-02-19|2009-08-24|주식회사 하이닉스반도체|듀티 싸이클 보정 회로|
    KR101003143B1|2009-05-13|2010-12-21|주식회사 하이닉스반도체|반도체 집적 회로|
    US8253463B1|2010-03-10|2012-08-28|Altera Corporation|Pulse width control circuitry|
    KR101153813B1|2010-09-30|2012-06-13|에스케이하이닉스 주식회사|반도체 메모리 장치|US9018994B2|2012-12-28|2015-04-28|SK Hynix Inc.|Duty cycle correction circuit and operation method thereof|
    KR101982492B1|2013-01-25|2019-05-27|삼성전자 주식회사|듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들|
    法律状态:
    2019-05-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    KR1020110077463A|KR20130015460A|2011-08-03|2011-08-03|반도체 장치의 카운팅 회로 및 이를 이용한 반도체 장치의 듀티 보정 회로|
    [返回顶部]